No início deste ano, a SK hynix e a TSMC anunciaram uma colaboração para desenvolver e construir matrizes básicas para a memória HBM4, mas se abstiveram de revelar quaisquer detalhes oficiais. No Simpósio Europeu de Tecnologia 2024 esta semana, a TSMC disse que construiria matrizes de base HBM4 usando suas tecnologias de processo 12FFC+ (classe 12nm) e N5 (classe 5nm), relata AnandTech. O uso de tais nós avançados permitirá que o HBM4 ofereça desempenho e eficiência energética sem precedentes.
“Estamos trabalhando com os principais parceiros de memória HBM (Micron, Samsung, SK hynix) em nós avançados para integração completa de pilha HBM4”, disse o Diretor Sênior de Design e Plataforma de Tecnologia da TSMC. “A matriz base econômica 12FFC+ pode alcançar a HBM em termos de desempenho e a matriz base N5 pode fornecer ainda mais lógica com potência muito menor em velocidades HBM4.”
A tecnologia de processo N5 da TSMC é atualmente um dos nós de produção mais avançados disponíveis. Ele é usado para fabricar algumas das melhores CPUs e GPUs, portanto, usá-lo para memória é um grande negócio. O que um nó tão avançado permite é incluir mais lógica e recursos na matriz base HBM4, bem como permitir passos de interconexão muito finos (estamos falando de passos de 9 a 6 mícrons), que são essenciais para ligação direta em chips lógicos, portanto aumentando o desempenho da memória para processadores AI e HPC.
As matrizes básicas feitas no processo 12FFC+ da TSMC (derivado da tecnologia FinFET de 16 nm estabelecida pela empresa) permitirão construir pilhas de memória HBM4 de 12-Hi e 16-Hi que oferecerão capacidades de 48 GB e 64 GB, respectivamente. O uso de 12FFC+ permitirá matrizes de base “econômicas” que usarão interpositores de silício para conectar a memória aos processadores host.
Nós de produção da TSMC para matrizes básicas HBM4
| nulo | N12FFC+ | N5 |
| Área | 1X | 0,39X |
| Lógica GHz @ potência | 1X | 1,55X |
| Potência em GHz | 1X | 0,35X |
A TSMC também está otimizando suas tecnologias de embalagem, especialmente CoWoS-L e CoWoS-R, para suportar a integração HBM4. Esses métodos avançados de empacotamento permitem a construção de interpositores de até oito tamanhos de retículo e facilitam a montagem de até 12 pilhas de memória HBM4. Os novos interposers contarão com até oito camadas para garantir o roteamento eficiente de mais de 2.000 interconexões, mantendo a integridade adequada do sinal. Até agora, as pilhas de memória HBM4 experimentais atingiram taxas de transferência de dados de 6 GT/s a 14mA, de acordo com um slide da TSMC.
“Também estamos otimizando CoWoS-L e CoWoS-R para HBM4”, disse o representante da TSMC. “Tanto CoWoS-L quanto CoWoS-R [use] mais de oito camadas para permitir o roteamento do HBM4 de mais de 2.000 interconexões com [proper] Integridade do Sinal. Colaboramos com parceiros EDA como Cadence, Synopsys e Ansys para certificar a integridade do sinal do canal HBM4, IR/EM e precisão térmica.”
Os esforços colaborativos da TSMC com os principais produtores de memória como Micron, Samsung e SK hynix, bem como parceiros EDA, incluindo Cadence, Synopsys e Ansys, são cruciais para habilitar os subsistemas de memória HBM4 daqui a alguns anos.