Embora a família de processos de fabricação N3 (classe 3 nm) da TSMC traga vários benefícios em termos de desempenho e potência, os custos muito altos do nó N3 inicial da fundição dificultam a adoção generalizada. Sem surpresa, há rumores de que a empresa está se preparando para reduzir suas cotações para a produção de 3 nm para estimular o interesse dos projetistas de chips, de acordo com um relatório da MeusDrivers.
Embora neste ponto quaisquer cotações e preços N3 da TSMC publicados devam ser considerados rumores, é provável que os custos de produção da TSMC em seu processo N3E sejam menores do que os de seu N3 inicial. Resta saber quanto a empresa cobrará pela produção em outros nós da classe N3, como N3P, N3S e N3X. A redução dos preços da produção de 3 nm atrairá mais clientes para esses nós, mas isso não é algo que acontecerá da noite para o dia.
Há rumores de que a tecnologia inicial de fabricação N3 da TSMC (também conhecida como N3B) é usada apenas pela Apple porque a empresa é o maior cliente da fundição disposta a adotar nós de ponta antes de outros. Mas o N3 é uma tecnologia cara de usar. N3 usa extensivamente litografia ultravioleta extrema (EUV) para até 25 camadas, de acordo com China renascentista, e cada scanner EUV agora custa US$ 150 milhões a US$ 200 milhões, dependendo da configuração. Para depreciar as fábricas equipadas com tais ferramentas de produção, a TSMC precisa cobrar mais pela produção em seu processo N3 e sucessores.
Alguns dizem que a TSMC pode estar cobrando até US $ 20.000 por wafer N3 – acima dos US $ 16.000 por wafer N5 – e, embora essas cotações dependam de vários fatores, a principal conclusão é que a produção de chips continua ficando mais cara. Custos maiores significam lucros menores para empresas como AMD, Broadcom, MediaTek, Nvidia e Qualcomm, e é por isso que os desenvolvedores de chips estão reconsiderando como criam designs avançados e usam nós de ponta.
“Acreditamos no significado [N3] o aumento será no segundo semestre de 2023, quando a versão otimizada, N3E, estará pronta”, escreveu Szeho Ng, analista da China Renaissance. “Seus principais clientes em HPC (ou seja, AMD, Intel), smartphones (ou seja, QCOM, MTK) e ASIC (ou seja, MRVL, AVGO, GUC) provavelmente permanecerão em N4/5 e escolherão N3E como sua primeira incursão na classe N3, em nossa opinião. Enquanto isso, acreditamos que a adoção básica do N3 (também conhecido como N3B) será amplamente limitada aos produtos da Apple”.
Para estimular seus parceiros a usar suas tecnologias de processo de classe N3, a TSMC está considerando reduzir suas cotações para esses nós. Em particular, o processo N3E da TSMC usa EUV apenas para até 19 camadas e apresenta uma complexidade um pouco menor em termos de fabricação e, portanto, é mais barato de usar. A TSMC poderia reduzir as cotações de produção de N3E sem prejudicar a lucratividade. O N3E oferece zero vantagens sobre o N5 quando se trata de dimensionamento de células SRAM, o que significa tamanhos de matriz maiores quando comparados aos feitos em N3/N3B.
A AMD anunciou publicamente que planeja usar um nó N3 para alguns de seus projetos baseados no Zen 5 previstos para 2024, e a Nvidia deve adotar o N3 para sua próxima geração de GPUs baseadas na arquitetura Blackwell, definidas para chegar no mesmo período. Devido aos altos custos, espera-se que a adoção de nós de classe N3 seja limitada a determinados produtos – portanto, reduzir as cotações provavelmente fará com que os projetistas de chips reconsiderem sua estratégia de adoção.
Há também outro problema com o N3 da TSMC: baixos rendimentos. Alguns rendimentos estimados estão entre 60% e 80%, e fontes em DigiTimes (através da Dan Nystedt) indicam que estão abaixo de 50%. Dito isso, como apenas a Apple usa essa tecnologia de fabricação e a empresa é conhecida por ser muito reservada, quaisquer detalhes sobre os rendimentos dos chips N3 iniciais devem ser tomados com um grande grão de sal.