A Kioxia e seu parceiro de pesquisa e fabricação Western Digital planejam revelar suas inovações que permitirão dispositivos de memória 3D NAND de maior capacidade e desempenho na próxima 2023 Simpósio de Tecnologia e Circuitos VLSI. Os engenheiros das duas empresas estão procurando habilitar dispositivos NAND 3D de 8 planos, bem como ICs NAND 3D com mais de 300 linhas de palavras, relata eeNewsEuropa.
NAND 3D de oito planos: até 205 MB/s
Como os dispositivos 3D NAND aumentam o número de linhas de palavras, diminuem as dimensões das células NAND e amplificam a capacidade dos ICs de memória, torna-se crucial aumentar seu desempenho de leitura/gravação. Dispositivos reais, como os melhores SSDs, laptops e smartphones, tendem a usar menos chips para uma determinada capacidade, mas os usuários finais esperam que seus novos dispositivos sejam mais rápidos do que os antigos.
Uma das maneiras de melhorar o desempenho de um NAND IC 3D é aumentar o número de planos e aprimorar seu paralelismo interno. A Kioxia apresentará um artigo (C2-1) cobrindo um dispositivo NAND TLC 3D 1Tb de oito planos com mais de 210 camadas ativas e uma interface de 3,2 GT/s. O IC se assemelha muito ao dispositivo Kioxia/Western Digital de 218 camadas 1Tb 3D TLC NAND com uma densidade de 17Gb/mm^2 e um barramento de E/S de 3,2 GT/s introduzido no final de março, mas este apresenta oito aviões em vez de quatro e é disse oferecer uma taxa de transferência de programa de 205 MB/s, bem como uma latência de leitura de 40 ms. Essa última especificação é significativamente melhor do que a 56ms oferecido pelo NAND 3D de 128 camadas da Kioxia.
O novo artigo revela que o dispositivo Kioxia 3D TLC NAND de 1 TB alcançou sua velocidade de interface de 3,2 GT/s reduzindo a área de consulta de dados na direção X para 41%, permitindo uma transferência de dados mais rápida entre a memória e o host. No entanto, esse novo design pode levar ao congestionamento da fiação, que a Kioxia mitigou introduzindo decodificadores de endereço de linha híbridos (X-DEC). Os X-DECs ajudam a gerenciar o aumento da densidade de fiação de forma eficaz, minimizando a degradação na latência de leitura que pode resultar do congestionamento.
A Kioxia também implementou uma técnica de um pulso-dois-strobe que permite que duas células de memória sejam detectadas em um único pulso, reduzindo o tempo de detecção geral em 18% e aumentando a taxa de transferência do programa para 205 MB/s. A nova arquitetura de oito planos do dispositivo, método de um pulso-dois-strobe e E/S de 3,2 GT/s permite uma latência de leitura de 40 ms e uma taxa de transferência de programa de 205 MB/s.
É provável que o dispositivo 1Tb 3D TLC NAND já implemente decodificadores de endereço de linha híbridos e a técnica de um pulso-dois-estroboscópio para sua interface rápida, e essas tecnologias provavelmente serão amplamente utilizadas no futuro. No entanto, a implementação de uma arquitetura de oito planos aumenta a complexidade do 3D NAND IC e do controlador de memória de suporte, levando a custos mais altos de desenvolvimento e fabricação, bem como a um tempo de lançamento no mercado mais longo. Além disso, se o controlador host não puder gerenciar adequadamente um dispositivo de oito planos, o desempenho real do IC poderá diminuir.
> NAND 3D de 300 camadas
Além de investigar estruturas de dispositivos 3D NAND IC de oito planos, a Kioxia e a Western Digital também estão colaborando para desenvolver dispositivos 3D NAND com mais de 300 camadas de palavras ativas, o que aumentaria o comprimento do canal vertical e aumentaria a qualidade cristalina do canal.
Para conseguir isso, as empresas planejam empregar técnicas de Cristalização Lateral Induzida por Metal (MILC), conforme declarado no documento T7-1. Ao utilizar o MILC, os desenvolvedores foram capazes de criar canais de silício (Si) monocristalizados de 14 mícrons de comprimento dentro de orifícios de memória verticais, embora para um dispositivo protótipo de 112 camadas.
Este 3D NAND IC experimental também é relatado para alavancar um método de ponta de obtenção de níquel para eliminar impurezas e falhas do material de silício, melhorando assim o desempenho da matriz de células. Como resultado, o ruído de leitura é reduzido em no mínimo 40% e a condutância do canal é aumentada em dez vezes, tudo sem sacrificar a confiabilidade da célula.
> NAND 3D de 400 camadas
Atualmente, técnicas como o empilhamento de strings permitem a construção de NAND 3D com centenas de camadas ativas, mas são demoradas. Como resultado, os fabricantes de dispositivos e fabricantes de equipamentos de fabricação de wafer estão desenvolvendo métodos para aumentar a contagem de camadas gravando canais verticais mais longos (mais profundos).
A Tokyo Electron, um fabricante de ferramentas de gravação, deve apresentar um documento (T3-2) detalhando um método para perfurar rapidamente canais verticais de mais de 10 mícrons (10 μm) para nós NAND 3D de 400 camadas sem consumo excessivo de energia ou uso de substâncias tóxicas.
De acordo com a Tokyo Electron, sua tecnologia de gravação dielétrica de alta proporção (HAR) emprega um estágio de wafer criogênico e uma nova química de gás para criar canais de 10 mícrons de altura com um perfil de gravação “excelente” em apenas 33 minutos e com 84% pegada de carbono reduzida.