A Imec, a empresa de pesquisa de semicondutores mais avançada do mundo, compartilhou recentemente seu roteiro de transistores e silício sub-1nm em seu evento ITF World em Antuérpia, Bélgica. O roteiro nos dá uma ideia dos cronogramas até 2036 para os próximos principais nós de processo e arquiteturas de transistores que a empresa pesquisará e desenvolverá em seus laboratórios em cooperação com gigantes da indústria, como TSMC, Intel, Samsung e ASML, entre muitos outros. A empresa também delineou uma mudança para o que chama de CMOS 2.0, que envolverá a divisão das unidades funcionais de um chip, como caches L1 e L2, em designs 3D mais avançados do que as abordagens baseadas em chiplet atuais.
Como lembrete, dez Angstroms equivalem a 1nm, portanto, o roteiro do Imec abrange nós de processo sub-‘1nm’. O roteiro descreve que os transistores FinFET padrão durarão até 3 nm, mas depois farão a transição para os novos projetos de nanofolha Gate All Around (GAA) que entrarão em produção de alto volume em 2024. Imec traça o caminho para projetos de forksheet em 2 nm e A7 (0,7 nm) , respectivamente, seguidos por projetos inovadores como CFETs e canais atômicos em A5 e A2.
Mover-se para esses nós menores está se tornando mais caro com o tempo, e a abordagem padrão de construir chips monolíticos com uma única matriz grande já deu lugar aos chiplets. Projetos baseados em chiplet dividem várias funções de chip em matrizes distintas conectadas entre si, permitindo assim que o chip funcione como uma unidade coesa – embora com compensações.
A visão do Imec sobre o paradigma CMOS 2.0 inclui quebrar os chips em pedaços ainda menores, com caches e memórias divididas em suas próprias unidades com diferentes transistores, então empilhadas em um arranjo 3D sobre as outras funções do chip. Essa metodologia também se apoiará fortemente nas redes de fornecimento de energia traseiras (BPDN) que direcionam toda a energia pela parte traseira do transistor.
Vamos dar uma olhada mais de perto no roteiro imec e na nova metodologia CMOS 2.0.
Como você pode ver no álbum acima, o setor enfrenta desafios aparentemente intransponíveis à medida que os nós progridem, mas a demanda por mais poder de computação, principalmente para aprendizado de máquina e IA, aumentou exponencialmente. Essa demanda não foi fácil de satisfazer; os custos dispararam enquanto o consumo de energia aumentou constantemente com chips de última geração – o escalonamento de energia continua sendo um desafio, pois as tensões operacionais do CMOS se recusam obstinadamente a cair abaixo de 0,7 volts, e a necessidade contínua de escalonar para chips maiores apresenta desafios de energia e resfriamento que exigirão soluções inteiramente novas para contornar.
E enquanto a contagem de transistores continua a dobrar em um caminho previsível da Lei de Moore, outras questões fundamentais também estão se tornando cada vez mais problemáticas com cada nova geração de chips, como as limitações de largura de banda de interconexão que tem retardado severamente as capacidades computacionais de CPUs e GPUs modernas, dificultando assim desempenho e limitando a eficácia desses transistores extras.
O roteiro imec transistor e nó de processo
Transistores mais rápidos e mais densos são a primeira prioridade, porém, e a primeira onda desses transistores virá com os dispositivos Gate All Around (GAA)/Nanosheet que estreiam em 2024 com o nó de 2 nm, substituindo os FinFETs de porta tripla que alimentam os principais -chips de ponta. Os transistores GAA conferem densidade de transistor e melhorias de desempenho, como comutação de transistor mais rápida enquanto usa a mesma corrente de acionamento como várias aletas. O vazamento também é significativamente reduzido porque os canais são totalmente cercados por uma porta, e o ajuste da espessura do canal pode otimizar o consumo de energia ou o desempenho.
Já vimos vários fabricantes de chips adotarem diferentes variações dessa tecnologia de transistor. A TSMC, líder da indústria, planeja que seu nó N2 com GAA chegue em 2025, portanto, será a última a adotar o novo tipo de transistor. O RibbonFET de quatro folhas da Intel com o nó de processo ‘Intel 20A’ apresenta quatro nanofolhas empilhadas, cada uma cercada inteiramente por um portão, e será lançada em 2024. A Samsung foi a primeira a produzir GAA para produtos de remessa, mas o tubo SF3E de baixo volume nó mais limpo não verá produção em massa. Em vez disso, a empresa estreará seu nó avançado para fabricação de alto volume em 2024.
Como lembrete, dez Angstroms (A) equivalem a 1 nm. Isso significa que o A14 é de 1,4 nm, o A10 é de 1 nm e vamos para a era sub-1 nm no período de 2030 com o A7. Lembre-se de que essas métricas geralmente não correspondem às dimensões físicas reais do chip.
A Imec espera que os transistores forksheet comecem em 1 nm (A10) e durem até o nó A7 (0,7 nm). Como você pode ver no segundo slide, esse projeto empilha o NMOS e o PMOS separadamente, mas os particiona com uma barreira dielétrica, permitindo mais desempenho e/ou melhor densidade.
Os transistores FET complementares (CFET) diminuirão ainda mais a pegada quando chegarem pela primeira vez com o nó de 1 nm (A10) em 2028, permitindo bibliotecas de células padrão mais compactadas. Eventualmente, veremos versões do CFET com canais atômicos, melhorando ainda mais o desempenho e a escalabilidade. Transistores CFET, que você pode leia mais sobre aqui, empilhe os dispositivos N e PMOS uns sobre os outros para permitir maior densidade. O CFET deve marcar o fim do dimensionamento para dispositivos de nanofolhas e o fim do roteiro visível.
No entanto, outras técnicas importantes serão necessárias para quebrar as barreiras de desempenho, potência e dimensionamento de densidade, que o imec prevê exigirá um novo paradigma CMOS 2.0 e co-otimização de tecnologia de sistema (SCTO).
STCO e entrega de energia traseira
No nível mais alto, a co-otimização da tecnologia do sistema (STCO) exige repensar o processo de design, modelando as necessidades do sistema e dos aplicativos de destino e, em seguida, usando esse conhecimento para informar as decisões de design que entram na criação do chip. Essa metodologia de design geralmente resulta na ‘desintegração’ das unidades funcionais normalmente encontradas como parte de um processador monolítico, como fornecimento de energia, E/S e cache, e na divisão delas em unidades separadas para otimizar cada unidade para as características de desempenho necessárias usando diferentes tipos de transistores, com isso também melhora o custo.
Um dos objetivos de desagregar totalmente o design de chip padrão é dividir os caches/memória em sua própria camada distinta de um design empilhado em 3D (mais sobre isso abaixo), mas isso requer reduzir a complexidade no topo da pilha de chips. Renovar os processos de Back End of Line (BEOL), que se concentram na fiação dos transistores e habilitam a comunicação (sinais) e o fornecimento de energia, é a chave para esse esforço.
Ao contrário dos projetos de hoje que fornecem energia do topo do chip até os transistores, as redes de distribuição de energia traseiras (BPDN) direcionam toda a energia diretamente para a parte traseira do transistor com TSVs, separando assim a entrega de energia das interconexões de transmissão de dados que permanecem em seus localização normal do outro lado. A separação do circuito de alimentação e das interconexões de transporte de dados melhora as características de queda de tensão, permitindo uma comutação mais rápida do transistor enquanto permite um roteamento de sinal mais denso na parte superior do chip. A integridade do sinal também se beneficia porque o roteamento simplificado permite fios mais rápidos com resistência e capacitância reduzidas.
Mover a rede de fornecimento de energia para a parte inferior do chip permite uma ligação mais fácil de wafer a wafer na parte superior da matriz, liberando assim o potencial de empilhar a lógica na memória. A Imec ainda prevê a possibilidade de mover outras funções para a parte de trás do wafer, como a interconexão global ou os sinais de relógio.
A Intel já anunciou sua própria versão da técnica BPDN, batizada de PowerVIA, que será lançada em 2024 com o nó 20A. A Intel está pronta para revelar mais detalhes sobre esta tecnologia no próximo evento VLSI. Enquanto isso, a TSMC também anunciou que trará o BPDN para seu nó N2P que estará em produção de alto volume em 2026, então ficará para trás da Intel por algum tempo com esta tecnologia. Há rumores de que a Samsung também adotará essa tecnologia com seu nó de 2nm.
CMOS 2.0: o caminho para chips verdadeiramente 3D
O CMOS 2.0 é o ápice da visão do imec para futuros projetos de chips, abrangendo projetos de chips totalmente 3D. Já vimos o empilhamento de memória com o V-Cache 3D de segunda geração da AMD, que empilha a memória L3 no topo do processador para aumentar a capacidade de memória, mas o imec prevê que toda a hierarquia de cache esteja contida em suas próprias camadas, com caches L1, L2 e L3 sendo empilhados verticalmente em suas próprias matrizes acima dos transistores que compõem os núcleos de processamento.
Cada nível de cache seria criado com os transistores mais adequados para a tarefa, o que significa nós mais antigos para SRAM, o que está se tornando mais importante à medida que o dimensionamento da SRAM começou a diminuir tremendamente. O escalonamento reduzido da SRAM fez com que os caches consumissem uma porcentagem maior da matriz, levando a um aumento do custo por MB e desincentivando os fabricantes de chips a usar caches maiores. Como tal, as reduções de custo associadas à mudança para nós menos densos para cache com empilhamento 3D também podem levar a caches muito maiores do que vimos no passado. Se implementado corretamente, o empilhamento 3D também pode ajudar a aliviar as preocupações de latência associadas a caches maiores.
Essas técnicas CMOS 2.0 aproveitarão a tecnologia de empilhamento 3D, como a ligação híbrida wafer-to-wafer, para formar uma interconexão 3D direta die-to-die, sobre a qual você pode ler mais aqui.
Como você pode ver no álbum acima, a Imec também possui um roteiro 3D-SOC que descreve o encolhimento contínuo das interconexões que unirão os designs 3D, permitindo assim interconexões mais rápidas e densas no futuro. Esses avanços serão realizados usando novos tipos de interconexões e métodos de processamento nos próximos anos.
Sobre o imec
Talvez você não conheça o Interuniversity Microelectronics Center (imec), mas ele está entre as empresas mais importantes do mundo. Pense no imec como uma espécie de Suíça de silício. A Imec serve como um pilar discreto da indústria, trazendo rivais ferozes como AMD, Intel, Nvidia, TSMC e Samsung junto com fabricantes de ferramentas de chip como ASML e Applied Materials, sem mencionar as empresas críticas de design de software de semicondutores (EDA) como Cadence e Synopsys, entre outros, em ambiente não competitivo.
Essa colaboração permite que as empresas trabalhem juntas para definir o roteiro da próxima geração de ferramentas e software que usarão para projetar e fabricar os chips que alimentam o mundo. Uma abordagem padronizada é fundamental diante do custo e da complexidade profundamente crescentes do processo de fabricação de chips. Os fabricantes de chips de ponta usam muito do mesmo equipamento fornecido por alguns fabricantes de ferramentas essenciais, portanto, algum nível de padronização é necessário, e contornar as leis da física requer esforços de P&D que podem começar com uma década de antecedência. vista dos próximos avanços na indústria de semicondutores.