A TSMC está desenvolvendo uma nova versão de seu Chip-On-Wafer-On-Substrate-L (CoWoS-L) que permitirá a construção de interpositores extremamente grandes – chamados de Super Carrier Interposers – que ultrapassam os limites do sistema atual -package (SiPs) a níveis nunca antes vistos. A tecnologia CoWoS de próxima geração, planejada para ser qualificada em 2025, aumentará potencialmente o tamanho dos interpositores em até seis retículos seis, até 3,3 vezes o que eles podem fazer hoje.
Esse impulso para tamanhos de chip maiores é impulsionado pela crescente demanda global por recursos avançados de computação em aplicativos como inteligência artificial (IA) e computação de alto desempenho (HPC). Grandes players como AMD, Intel e Nvidia estão respondendo a essa demanda construindo processadores altamente complexos, como o H100 da Nvidia, que é vendido por cerca de US$ 30.000 a unidade.
Para ampliar o poder de computação desses processadores, essas empresas estão usando designs de chiplet multi-tile: o Instinct 250X/MI300 da AMD, bem como o Ponte Vecchio da Intel, que são grandes e exigem resfriamento extremamente avançado, estão entre os exemplos de tais projetos.
A nova versão da tecnologia CoWoS-L da TSMC abre novas portas ao permitir a construção de processadores ainda maiores. O tamanho da tecnologia CoWoS-L é enorme quando se considera o limite de retículo teórico da ferramenta EUV da ASML de 858mm^2. Com seis retículos, eles poderiam permitir SiPs com tamanho de 5148 mm^2.
Mas essas soluções não apenas acomodariam um número significativo de grandes chiplets de computação, mas esses dispositivos exigiriam enormes subsistemas de memória. O TSMC está falando de 12 pilhas de memória HBM3/4, o que no caso do HBM3 significa uma interface de memória com largura de banda próxima a 9,8 TB/s.
No entanto, a construção de tais grandes SiPs é uma tarefa assustadora com implicações de custo substanciais. Para colocar em perspectiva, o acelerador H100 da NVIDIA, que já possui vários retículos de tamanho, custa cerca de US$ 30.000. Diante disso, chips maiores e mais capazes desenvolvidos com a tecnologia CoWoS-L sem dúvida custariam significativamente mais.
Além do aspecto financeiro dos próprios chips, há outro grande desafio: o resfriamento. Os SiPs seriam alguns dos chips HPC com maior demanda de energia, o que exigiria sistemas de resfriamento avançados para evitar o superaquecimento. A TSMC tem explorado a tecnologia de resfriamento líquido no chip, que demonstrou sua capacidade de resfriar pacotes de silício com níveis de potência de até 2,6 kW. Isso poderia lidar com os requisitos de resfriamento desses formidáveis chips, mas introduz outro nível de complexidade e custo para o processo.
