A Intel detalhou na segunda-feira sua implementação de uma rede de fornecimento de energia traseira (BS PDN) que fará parte de seus processos de fabricação Intel 18A e 20A (18/20 angstroms, classe 1.8/2.0nm). Além disso, a empresa também revelou mais informações sobre os benefícios que essa tecnologia forneceu para seu nó interno Intel 4 + PowerVia projetado especificamente para o melhor BS PDN.
Fornecimento de energia traseiro
As tecnologias de fabricação de 18A e 20A da Intel introduzirão duas inovações importantes: transistores de efeito de campo (GAAFETs) gate-all-around RibbonFET e rede de fornecimento de energia traseira PowerVia. As vantagens dos transistores GAA foram discutidas anteriormente e estão além do escopo do anúncio de hoje. Em vez disso, vamos nos concentrar na entrega de energia traseira.
O trilho de alimentação traseiro tem como objetivo separar a fiação de energia e E/S, deslocando as linhas de energia para a parte de trás do wafer. Este método aborda problemas como aumento de resistências no back-end-of-line (BEOL), melhorando o desempenho dos transistores e diminuindo seu consumo de energia. Ele também elimina qualquer possível interferência entre os fios de dados e de alimentação e aumenta a densidade do transistor lógico.
Com o tempo, o BD PDN se tornará um recurso de chip padrão, mas, por enquanto, a Intel o considera uma grande inovação revolucionária semelhante ao silício tenso a 90 nm em 2003, portão de metal de alto K baseado em háfnio a 45 nm em 2007 e FinFET a 22 nm em 2012 .
A Intel diz que, quando implementado em um chip de teste em um nó de processo interno, seu PDN traseiro permitiu aumentar a velocidade do clock em mais de 6%, reduziu a queda de tensão IR em 30% e aumentou a utilização de células em grandes áreas de sua matriz E-core. para mais de 90%. Apesar dos benefícios, implementar e construir um backside power delivery é um desafio por vários motivos.
Construindo PowerVia Backside PDN
Construir um PDN traseiro é muito diferente do tradicional fornecimento de energia frontal. A produção até mesmo dos chips mais avançados é bastante simples hoje em dia. A fabricação de cada wafer começa na camada de transistor M0 mais complexa, com passos tão pequenos quanto 30 nm (para Intel 4 node), usando as ferramentas de fabricação mais sofisticadas, como scanners EUV. Em seguida, os fabricantes de chips constroem camadas de transistores menos complexas em cima da primeira, aumentando gradualmente os tamanhos à medida que precisam conectar todas as camadas e alimentar todos os transistores.
Os fios físicos reais para E/S e alimentação parecem gigantescos quando comparados às camadas do transistor, e fica mais difícil e caro encaminhá-los adequadamente a cada nova geração.
O processamento de um wafer com chips com o PowerVia BS PDN da Intel envolve a produção de todas as camadas lógicas complexas, bem como fios de sinal, a seguir, inverter o wafer e construir a rede de fornecimento de energia ‘em cima’ da lógica. No papel, esse ‘flip’ não parece grande coisa. No entanto, ele adiciona várias etapas do processo, incluindo a remoção do “excesso” de silício do wafer para construir o PDN sobre os transistores lógicos, limpeza de CMP, metrologia, litografia e corrosão, para citar alguns.
Esse loop de processo pode não exigir as ferramentas mais avançadas da fábrica, mas ainda custa dinheiro. De fato, um slide da Intel indica que a tecnologia de processo Intel 4 usa 15 camadas metálicas e uma camada de redistribuição (RDL), enquanto o Intel 4 + PowerVia usa 14 camadas frontais, quatro camadas traseiras e uma RDL, o que aumenta o número total de camadas a 18 + RDL.
“Os transistores são construídos primeiro, como antes, com as camadas de interconexão adicionadas em seguida”, disse Ben Sell, vice-presidente de Desenvolvimento de Tecnologia da Intel. “Agora a parte divertida: virar o wafer e polir tudo para expor a camada inferior à qual os fios […] para o poder será conectado. Chamamos isso de tecnologia de silício, mas a quantidade de silício que resta nesses wafers é muito pequena.”
Existem vários fatores a serem considerados com um PDN traseiro. Em primeiro lugar, ele muda drasticamente o processo de fabricação, então a Intel teve que encontrar uma maneira de garantir altos rendimentos, apesar das mudanças radicais. Em segundo lugar, a Intel precisava garantir que o PDN traseiro fosse tão confiável quanto seu PDN atual e funcionasse conforme o esperado. Em terceiro lugar, como os fios de E/S e de alimentação agora estão localizados em ambos os lados dos transistores, será mais difícil resfriar os chips daqui para frente. Em quarto lugar, fica significativamente mais difícil depurar chips, pois agora a Intel precisa remover as interconexões de energia traseira para acessar as camadas do transistor.
Há outra peculiaridade sobre o processo PowerVia da Intel também. Como a Intel remove o excesso de silício da parte de trás do wafer, ela acredita que ele perde rigidez, e é por isso que liga um wafer transportador no lado do sinal do wafer para manter a construção unida. Esse wafer transportador também é reduzido eventualmente, mas sua adição também é uma etapa complicada (e provavelmente necessária) do processo.
Outra coisa sobre o PDN traseiro do PowerVia da Intel é que ele não usa trilhos de energia enterrados com BS PDN, mas, em vez disso, contará com nanoescala através de vias de silício (TSVs) para fornecer energia diretamente à camada do transistor. Obviamente, é por isso que a empresa chama sua tecnologia de PowerVia.
Testando a Rede de Fornecimento de Energia Traseira
Agora que a Intel não é mais a líder indiscutível do mercado de chips com as melhores tecnologias de processo, a empresa não poderia arriscar um ponto potencial de falha em um de seus nós de próxima geração. Portanto, desacoplou o desenvolvimento dos transistores RibbonFET GAA e PowerVia BS PDN para tornar o processo de desenvolvimento um pouco mais fácil, trabalhando em RibbonFETs com um PDN regular e, em seguida, depurando o PowerVia com FinFETs comprovados.
Para testar sua rede de fornecimento de energia traseira PowerVia, a Intel construiu um processo de fabricação especial baseado em seu nó Intel 4 que usa transistores FinFET comprovados, mas vem com um trilho de energia traseiro em vez de um trilho de energia tradicional. Esse processo é naturalmente chamado de Intel 4 + PowerVia e é usado para um chip de teste de codinome Blue Sky Creek.
O chip de teste Blue Sky Creek da Intel usa duas matrizes, cada uma com quatro núcleos energeticamente eficientes baseados na microarquitetura Crestmont. Estes são projetados para operar em 3 GHz a 1,1 Volts. O veículo de teste foi projetado apenas para duas finalidades: explorar as vantagens do PowerVia BS PDN e remover o risco das futuras tecnologias de processo 20A/18A testando todas as coisas associadas à nova rede de fornecimento de energia, incluindo rendimentos, confiabilidade do PDN e o chip, resfriamento e depuração.
Quando se trata de rendimentos, a Intel diz que a densidade de defeitos do chip de teste implementado no Intel 4 e no Intel 4 + PowerVia são quase os mesmos. As metas de confiabilidade e características do transistor também atenderam às expectativas exigidas para a produção. Além disso, as térmicas do veículo de teste estavam de acordo com as expectativas. Enquanto isso, a Intel admite que o resfriamento será um desafio com o PDN traseiro, por isso desenvolveu novos esquemas de mitigação térmica para resfriar os chips de última geração.
“Normalmente você usa o lado de silício também para dissipação de calor”, explicou Sell. “Então, agora você colocou seus transistores no sanduíche e a pergunta é: ‘Temos um problema térmico? Temos muito aquecimento local?’ Neste ponto, você provavelmente pode adivinhar a resposta: não.”
A depuração foi sem dúvida uma das partes mais complicadas, mas felizmente os engenheiros de validação da Intel encontraram uma maneira de superar as dificuldades.
“Havia muitas preocupações e hesitações e essa foi provavelmente a coisa mais difícil de descobrir – como depurar esta nova entrega de energia traseira”, disse Sell. “Para tornar as coisas ainda mais desafiadoras, a equipe de design do chip de teste adicionou intencionalmente alguns erros ‘easter egg’ ao chip, sem o conhecimento da equipe de validação. A boa notícia? Eles encontraram os bugs. Fizemos um progresso tremendo nos últimos dois anos desenvolvendo esses recursos de depuração e provando-os no Blue Sky Creek.”
PowerVia BS PDN da Intel chegando em 2024
As primeiras tecnologias de processo publicamente disponíveis da Intel para usar sua rede de fornecimento de energia traseira PowerVia serão seus nós 20A e 18A que estarão prontos para produção no 2S 2023 e 1S 2024, respectivamente. A primeira CPU cliente da Intel a ser fabricada no processo de fabricação 20A é Arrow Lake, que deve ser lançada em meados de 2024 ou antes.
As tecnologias de fabricação 18A e 20A da Intel são desenvolvidas tanto para os produtos da própria empresa quanto para os clientes da Intel Foundry Services, de modo que o PowerVia promete ser um benefício tanto para a Intel quanto para seus clientes IFS. Se o PowerVia BS PDN será ou não um benefício tangível, é algo que só o tempo dirá, mas é digno de nota que a Intel é a primeira empresa que está pronta para fabricar chips com entrega de energia traseira, já que a TSMC só deve oferecer uma tecnologia semelhante em final de 2026 a início de 2027.