O desenvolvimento da tecnologia de fabricação da classe 1,4 nm da TSMC está progredindo bem, como revelado pela empresa durante o Future of Logic painel durante o IEEE International Electron Devices Meeting (IEDM). A TSMC também reiterou que a produção em massa usando seu processo de fabricação de 2 nm está prevista para 2025.
O nó de produção de 1,4 nm da TSMC tem o nome oficial A14, como mostrado em um slide publicado por Dylan Patel de SemiAnálise. Por enquanto, a TSMC não revelou sua programação para iniciar a fabricação de alto volume (HVM) do A14 e suas especificações, mas é razoável supor que o A14 virá após o N2 programado para o final de 2025 e o N2P definido para o final de 2026 (2027 – 2028).
Em relação aos recursos, é improvável que o A14 adote transistores de efeito de campo complementares empilhados verticalmente (CFETs), embora a TSMC esteja explorando a tecnologia. Portanto, é provável que o A14 conte com os FETs de porta completa (GAAFETs) de 2ª ou 3ª geração da empresa, assim como os nós N2.
Nós como N2 e A14 exigirão co-otimização em nível de sistema para fazer a diferença e permitir novos níveis de desempenho, potência e recursos.
Ainda não foi revelado se a TSMC planeja adotar ferramentas de litografia EUV de alto NA para sua tecnologia de processo A14 no período de 2027-2028. Dado que, nesse período, a Intel (e possivelmente outros fabricantes de chips) terão adotado e aperfeiçoado máquinas litográficas EUV de próxima geração com uma abertura numérica de 0,55, deve ser bastante fácil para o fabricante contratado de chips utilizá-las. No entanto, o uso de ferramentas de litografia EUV de alto NA trará alguns desafios adicionais para projetistas e fabricantes de chips devido à redução do tamanho do retículo.
É evidente que os cientistas e desenvolvedores da TSMC estão trabalhando em nós de produção de próxima geração, embora muito possa mudar entre agora e 2027-2028, portanto, é importante não fazer muitas suposições.