Embora a Samsung Foundry tenha sido a primeira fabricante de chips a adotar transistores gate-all-around (GAA) para sua tecnologia de fabricação SF3E (classe 3nm, inicial), ela adotará apenas uma rede de fornecimento de energia traseira (BSPDN) a partir de seu SF2 (2nm- classe) processo de fabricação, de acordo com um relatório da Chosun. com.
O relatório afirma que resultados promissores obtidos com o fornecimento de energia traseira levaram a Samsung a repensar a implementação do BSPDN em uma tecnologia de processo comercial. A empresa supostamente planejou introduzir uma rede traseira de fornecimento de energia com seu nó de fabricação de classe de 1,7 nm, mas irá retirá-la e apresentá-la com o processo SF2 previsto para 2025, com base no roteiro da empresa. Porém, há um grande problema com o relatório: o roteiro público atual da Samsung não inclui nenhum nó da classe 1,7 nm e contém apenas as tecnologias SF2, SF2P e SF1.4.
A Samsung implementou o fornecimento de energia traseira para dois chips de teste baseados em Arm e alcançou uma redução de 10% e 19% na área da matriz sem divulgar o nó do processo, de acordo com o artigo da empresa apresentado no Simpósio VLSI em meados de 2023. Normalmente, o fornecimento de energia pela parte traseira permite fios mais grossos e de menor resistência, que podem fornecer mais energia para permitir maior desempenho e economizar energia. O artigo da Samsung observou uma redução de 9,2% no comprimento da fiação, melhorando o desempenho. Além disso, o artigo indica que o fornecimento de energia traseira oferece benefícios como uma melhoria de 3,6% no Fmax, uma redução de 2,4% na área do bloco padrão e uma melhoria de 1,6% no desempenho do bloco padrão.
O trabalho não fazia parte da colaboração contínua da Samsung e da Arm para co-otimizar os núcleos Cortex-A e Cortex-C para a tecnologia de processo SF2 (classe 2nm) da Samsung, mas dados os resultados alcançados pela Samsung, poderia acabar sendo um grande parte do projeto.
Se o relatório estiver correto, a introdução de uma rede traseira de fornecimento de energia para SF2 tornará a tecnologia de processo significativamente mais competitiva em relação às tecnologias de fabricação 20A e 18A da Intel em 2025, bem como ao processo N2P da TSMC em 2026-2027.
Enquanto isso, a falta de BSDPN em SF3 e SF3P certamente limitará o desempenho, a potência e a densidade de transistores desses nós em comparação com as ofertas concorrentes. Embora o desempenho de pico, a potência e a densidade do transistor mais baixos possam não ser uma grande desvantagem para alguns projetos, serão inevitavelmente uma desvantagem para coisas como smartphones e chips de data center.